- Dec 09, 2021
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Rendu le stall prioritaire sur le flush à l'étage Fetch pour la gestion de conflit de données avec LW
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Ralongé les adresses mémoires en sorties des modules pour pouvoir adresser toute la plage malgré la division par 4 nécéssaires parce qu'on considère la mémoire byte-addressable
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- Dec 08, 2021
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- Dec 07, 2021
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Réglé un bug du shifter: le SRA faisait rien pour un MSB=1; passé au travers des mailles du filet du TB
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Réglé problème du RF: le MUX final seréglait sur les addresses en entrées et pas sur les dernières addresses lues/écrites
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- Dec 06, 2021
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- Dec 05, 2021
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ça a l'air de marcher comme il faut
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Commit beaucoup trop gros: implémentation de l'étage execute, déplacé le shamt de l'étage décode à l'étage execute
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- Dec 04, 2021
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- Dec 03, 2021
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