Rendu le stall prioritaire sur le flush à l'étage Fetch pour la gestion de conflit de données avec LW

Ralongé les adresses mémoires en sorties des modules pour pouvoir adresser toute la plage malgré la division par 4 nécéssaires parce qu'on considère la mémoire byte-addressable

Réglé un bug du shifter: le SRA faisait rien pour un MSB=1; passé au travers des mailles du filet du TB

Réglé problème du RF: le MUX final seréglait sur les addresses en entrées et pas sur les dernières addresses lues/écrites

ça a l'air de marcher comme il faut

Commit beaucoup trop gros: implémentation de l'étage execute, déplacé le shamt de l'étage décode à l'étage execute