Modifs pour postuler à la maîtrise

cv/section_competences.tex

@@ -13,12 +13,12 @@
 \sectionTitle{Compétences}{\faTasks}
 
 	\begin{keywords}
-		\keywordsentry{FPGA/ASIC}{À l'aise en \textbf{VHDL} (3 projets académiques dont un processeur RISC-V); flot de conception ASIC Cadence, flots FPGA Vivado \& Lattice Diamond, dessin sous Virtuoso}
+		\keywordsentry{FPGA/ASIC}{À l'aise en \textbf{VHDL} (3 projets académiques dont un processeur RISC-V); flot de conception ASIC Cadence, flots FPGA Vivado \& Lattice Diamond}
 		\keywordsentry{Logiciel Embarqué}{À l'aise en \textbf{C} (1 stage, projets personnels \& académiques), expériences en C++ et Assembleur, bare-metal et RTOS, périphériques I2C/SPI/UART}
-		\keywordsentry{Développement logiciel}{À l'aise en \textbf{Python} (2 stages), \textbf{Git}; environnement \textbf{GNU/Linux}, Jira; expériences sous \LaTeX, MATLAB/Simulink, Docker, dév. Web (HTML-CSS-Bootstrap)}
+		\keywordsentry{Développement logiciel}{À l'aise en \textbf{Python} (2 stages), \textbf{Git}; environnement \textbf{GNU/Linux}, Jira; expériences sous \LaTeX, MATLAB/Simulink, Docker, développement Web (HTML-CSS-Bootstrap)}
 		\keywordsentry{Électronique}{LTSpice (exp. académique), laboratoire électronique, débogage, soudure}
 		\keywordsentry{PCB}{\textbf{Altium} (2 Projets personnels), expériences sous KiCAD}
-		\keywordsentry{DAO}{\textbf{AutoCAD} (stage 8 mois), AutoCAD Electrical}
+  \keywordsentry{DAO}{AutoCAD (stage 8 mois), AutoCAD Electrical}
 		\keywordsentry{Automatisation industrielle}{Systèmes de contrôle par PLC (stage 8 mois), RS-Logix, Logique \emph{Ladder}}
 
 	\end{keywords}

cv/section_headline.tex

@@ -10,5 +10,5 @@
 % CC BY-SA 4.0 (https://creativecommons.org/licenses/by-sa/4.0/)
 
 \par{
-    Étudiant en \textbf{génie électrique} et passionné par les \textbf{HDL}, les \textbf{FPGA}, les \textbf{logiciels bas-niveau} et la conception de \textbf{circuits intégrés}. Mon projet de finissant - réalisé pour Ziota Technology Inc -  \textbf{divise la consommation de puissance} d'un instrument de vérification de câblages plusieurs fois. J'ai effectué 12 mois de développement logiciel en alternance avant d'arriver à Polytechnique, sur un total de 24 mois de stages.
+    Étudiant en \textbf{génie électrique} et passionné par le \textbf{logiciel bas-niveau}, les \textbf{HDL}, les \textbf{FPGA} et la conception de \textbf{circuits intégrés}. Mon projet de finissant - réalisé pour Ziota Technology Inc -  \textbf{divise la consommation de puissance} d'un instrument de vérification de câblages plusieurs fois. J'ai effectué 12 mois de développement logiciel en alternance avant d'arriver à Polytechnique, sur un total de 24 mois de stages.
 }