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Yann Roberge
lab-2
Graph
53cc2e2ff1d73c8eb5d561ea2d01e8f0209becb2
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Branches
1
master
default
protected
1 result
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Begin with the selected commit
Created with Raphaël 2.2.0
28
Mar
3
Jan
2
9
Dec
8
7
6
5
4
3
1
28
Nov
26
22
19
17
8
5
29
Oct
29
Nov
27
26
19
28
Oct
26
3
Dec
26
Nov
21
Oct
9
README.md
master
master
Laissé là Décembre-2023
Fixed logic stall-related logic
Adaptation de l'environnement de compilation RISC-V à mon PC, je suis plus sur l'environnement du GRM
Viré math real du RF pour un raison quelconque
Gestion du forwarding. Les registres et la mémoire sont bien écrits mais il reste des bugs: le PC saute de manière bizarre quand on stall/flush
Formattage du PC et prise en compte du cas stall au TB
Rendu le stall prioritaire sur le flush à l'étage Fetch pour la gestion de conflit de données avec LW
Ralongé les adresses mémoires en sorties des modules pour pouvoir adresser toute la plage malgré la division par 4 nécéssaires parce qu'on considère la mémoire byte-addressable
Ajustement mineurs sur SW
Réglé des avertissements de synthèse sur l'étage Execute
Corrigé la gestion des saut JAL et JALR: sauvegarde les adresses de retour
Rajouté des NOP au programme basique pour faciliter le débogage des sauts
Désactivé le comparateur write & read du RF quand write-enable = 0
Réaligné le PC sur l'instruction en cours d'exécution
Corrigé les instructions STLU et SLT dans l'ALU et l'étage décode
Sauvegarde à 16h
Réglé un bug du shifter: le SRA faisait rien pour un MSB=1; passé au travers des mailles du filet du TB
Réglé problème du RF: le MUX final seréglait sur les addresses en entrées et pas sur les dernières addresses lues/écrites
Réglé problème de nomenclature
Débogué ADDI
Débogué l'instruction LUI
Changements pour synthèse
Corrigé les avertissements synthèse de Modelsim
6/12/2021 14h45
Réglé la polarité d'un port au WB
Corrigé des bugs au fetch
Ajouté les mem compilés au git
Fin de journée push 5/12/2021
Terminé le pipeline maintenant faut le déboguer
Mise à jour partielle et non-finie du Memory Access
Propagation du rd_address à travers le pipeline
Formattage du Memory-access
Instancié fetch-decode-execute dans core
Correctifs mineurs au fetch
Réglé commande foireuse
Adapté l'étage FETCH, faut adapter le TB mais en regardant les waveforms
Formattage du Fetch
Commit beaucoup trop gros: implémentation de l'étage execute, déplacé le shamt de l'étage décode à l'étage execute
Code Titouan 4/12/2021 19h22
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