\keywordsentry{FPGA/ASIC}{À l'aise en \textbf{VHDL} (3 projets académiques dont un processeur RISC-V); flot de conception ASIC Cadence, flots FPGA Vivado \& Lattice Diamond}
\keywordsentry{Logiciel Embarqué}{À l'aise en \textbf{C} (1 stage, projets personnels \& académiques), expériences en C++ et Assembleur, bare-metal et RTOS, périphériques I2C/SPI/UART}
\keywordsentry{Développement logiciel}{À l'aise en \textbf{Python} (2 stages), \textbf{Git}; environnement \textbf{GNU/Linux}, Jira; expériences sous \LaTeX, MATLAB/Simulink, Docker, développement Web (HTML-CSS-Bootstrap)}
\keywordsentry{FPGA/ASIC}{\textbf{VHDL} (3 projets académiques dont un processeur RISC-V); conception ASIC sous Cadence, développement \textbf{FPGA RTL} sous Vivado \& Lattice Diamond}
\keywordsentry{Logiciel Embarqué}{\textbf{C} (1 stage, projets personnels \& académiques), expériences en C++ et Assembleur, développement bare-metal et RTOS, périphériques I2C/SPI/UART}
\keywordsentry{Développement logiciel}{\textbf{Python} (2 stages, enseignement), \textbf{Git}, environnements\textbf{GNU/Linux}, \LaTeX, MATLAB/Simulink, Docker, Jira, développement Web (HTML-CSS-Bootstrap)}