diff --git a/cv/section_competences.tex b/cv/section_competences.tex
index 06fedeadb890fe68766b5d06a1d2e2a196a543e1..3df020cf52b37b8413ac606e1b8823d2e50f9ff7 100755
--- a/cv/section_competences.tex
+++ b/cv/section_competences.tex
@@ -15,7 +15,7 @@
 	\begin{keywords}
 		\keywordsentry{FPGA}{\textbf{SystemVerilog} (1 stage, projet de MSc.), \textbf{VHDL} (3 projets académiques dont un processeur RISC-V), développement \textbf{RTL} sous \textbf{Vivado} \& Lattice Diamond, bancs de test, débogage sous \textbf{Modelsim}, \emph{chipscope} \textbf{ILA}, \textbf{GT}, \textbf{AXI-L}, \textbf{AXI-S}, architecture des FPGA}
 		\keywordsentry{Scripts}{\textbf{Python} (3 stages, enseignement), \textbf{Tcl} (1 stage), Bash}
-		\keywordsentry{Réseaux}{\textbf{SERDES}, \textbf{Ethernet PHY} GbE et 10G, pile \textbf{TCP/IP}, codes \textbf{8b/10b}, \textbf{64b/66b}, \textbf{PCIe}, périphériques \textbf{I2C}, \textbf{SPI}, \textbf{UART}}
+		\keywordsentry{Réseaux}{\textbf{SERDES}, \textbf{PHY Ethernet}, pile \textbf{TCP/IP}, codes \textbf{8b/10b}, \textbf{64b/66b}, \textbf{PCIe}, périphériques \textbf{I2C}, \textbf{SPI}, \textbf{UART}}
 		\keywordsentry{Outils de développement}{\textbf{Git}, environnements \textbf{GNU/Linux}, \LaTeX, MATLAB/Simulink, Docker, Web (HTML-CSS)}
 		\keywordsentry{Logiciel Embarqué}{\textbf{C} (1 stage, projets personnels \& académiques), expériences en C++, bare-metal}
 		\keywordsentry{Électronique}{Laboratoire électronique, soudure, LTSpice (exp. académique)}
diff --git a/cv/section_experience_short.tex b/cv/section_experience_short.tex
index c25f24c1dd65f3715063417cc11555fdb06dbe23..a11a131b3c2651f6a291c5331c5388f81121f3cc 100755
--- a/cv/section_experience_short.tex
+++ b/cv/section_experience_short.tex
@@ -13,9 +13,9 @@
 \sectionTitle{Stages \& Emplois}{\faSuitcase}
 %\renewcommand{\labelitemi}{$\bullet$}
 \begin{experiences}
-  \experienceshort
-    {Mai 2024 - Prés.} {Stagiaire FPGA - Temps partiel}{\link{https://orthogone.com/ultra-low-latency-ethernet-mac/}{Orthogone Technologies Inc.}}{Montréal (QC)}
-  \emptySeparator
+  % \experienceshort
+  %   {Mai 2024 - Prés.} {Stagiaire FPGA - Temps partiel}{\link{https://orthogone.com/ultra-low-latency-ethernet-mac/}{Orthogone Technologies Inc.}}{Montréal (QC)}
+  % \emptySeparator
   \experience
     {Avril 2024} {Stagiaire FPGA}{\link{https://orthogone.com/ultra-low-latency-ethernet-mac/}{Orthogone Technologies Inc.}}{Montréal (QC)}
     {Janvier 2024}{
@@ -44,7 +44,7 @@
                     {C, MCU, STM32, ESP8266}
   \emptySeparator
   \experience
-    {Avril 2019}    {Développeur de Tests Automatisés}{\link{https://www.siemens-healthineers.com/en-us/news/siemens-healthineers-acquire-epocal-alere.html}{Siemens Healthineers}}{Ottawa (ON)}
+    {Avril 2019}    {Développeur de Tests Automatisés}{\link{https://www.siemens-healthineers.com/en-ca/blood-gas/blood-gas-systems/epoc-nxs}{Siemens Healthineers}}{Ottawa (ON)}
     {Janvier 2019}  {
                       \begin{itemize}
                         \item Développement du framework maison de tests automatisés pour Android, scripts de test
diff --git a/cv/section_headline.tex b/cv/section_headline.tex
index 39b58c04e1eb4326b343ff30e02032ef9cb6123a..2b8af0e77b0d1d98c0cccbe3baebf759eadea35b 100755
--- a/cv/section_headline.tex
+++ b/cv/section_headline.tex
@@ -10,5 +10,5 @@
 % CC BY-SA 4.0 (https://creativecommons.org/licenses/by-sa/4.0/)
 
 \par{
-    Nouveau gradué en \textbf{MSc. génie informatique} passionné par la \textbf{microélectronique}, les \textbf{réseaux}, les \textbf{FPGA}, et le \textbf{logiciel bas-niveau}. Chercheur à la \href{https://www.polymtl.ca/expertises/chaire-de-recherche-industrielle-du-crsng-en-traitement-programmable-de-paquets-haut-debit}{chaire en traitement programmable de paquets à haut débit} à PolyMTL: mon projet porte sur les \textit{générateurs de trafic} implémentés sur FPGA. Je travaille également au développement d'un \textbf{DMA PCIe ULL} à \href{https://orthogone.com/ultra-low-latency-ethernet-mac/}{Orthogone Technologies Inc}. Je cherche maintenant à m'investir à \textbf{temps plein en FPGA}.
+    Finissant en \textbf{MSc. génie informatique} passionné par la \textbf{microélectronique}, les \textbf{réseaux}, les \textbf{FPGA}, et le \textbf{logiciel bas-niveau}. Mon projet à la \href{https://www.polymtl.ca/expertises/chaire-de-recherche-industrielle-du-crsng-en-traitement-programmable-de-paquets-haut-debit}{chaire en traitement programmable de paquets à haut débit} porte sur les \textit{générateurs de trafic} implémentés sur FPGA. J'ai également travaillé au développement d'un \textbf{DMA PCIe ULL} à \href{https://orthogone.com/ultra-low-latency-ethernet-mac/}{Orthogone Technologies Inc}. Je cherche maintenant à m'investir à \textbf{temps plein en FPGA}.
 }
diff --git a/yaac-another-awesome-cv.cls b/yaac-another-awesome-cv.cls
index b16d2fedd460ce898c5cdbf9300145e082ce1a18..834b7c41d909d5127ea561cfcf515cb0453b1ce0 100755
--- a/yaac-another-awesome-cv.cls
+++ b/yaac-another-awesome-cv.cls
@@ -372,7 +372,8 @@
       \end{minipage}
     }{}
     % \bigskip ÉTAIT BIGSKIP, VIRER LE MEDSKIP ET REMETTRE LE BIGSKIP DÈS QUE JE PEUX
-    \medskip
+    % \medskip
+    \bigskip
   }
 }